华为τ定律逻辑折叠技术讲解纪要

摘要： 本次材料详细讲解了基于华为 τ 定律的“逻辑折叠”技术，探讨了通过混合键合、3D 堆叠和 TSV 等工艺突破芯片密度与性能瓶颈的路径，并分析了在 PPA（性能、功耗、面积）上的具体收益及良率成本权衡。

行业主线：

1. 技术核心：逻辑折叠采用混合键合（Hybrid Bonding）和背面贴合，通过 W2W 晶圆级键合、低温堆叠及 TSV 刻蚀等工艺实现 3D 堆叠，旨在提升晶体管密度。
2. 性能优化：大幅缩短信号路径（如 SRAM 路径从 600 微米缩减至 10 微米），使总面积减少约 40%，功耗下降 24%，有效改善 PPA。

关键变化与分歧：

1. 密度提升速度：预计 2025-2029 年密度提升 1.8 倍，速度将超过部分领先代工厂。
2. 散热与功耗：通过提升并行度以降低运行频率，利用电源平方收益降低功率密度，从而解决 3D 堆叠带来的散热挑战，为算力领域提供空间。

受益方向与风险：

1. 演进方向：未来将从 2 层向 3 层及多层堆叠演进，依赖 EDA 工具的提升和设计与工艺的协同优化。
2. 风险与挑战：单片成本有所提升，需通过提高单片良率来抵消，且高度依赖底层 EDA 工具的支撑。