$\tau$ 缩放理论：多层电子系统的演进路径分析

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📰 研报摘要

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摘要： 本文由华为半导体负责人提出 $\tau$ 缩放（Time Scaling）理论，主张将“时间常数 $\tau$”取代“几何尺寸”作为电子系统进步的核心指标，旨在解决摩尔定律在 7nm 以后收益递减、成本上升的挑战，并详细阐述了在移动 SoC 和 AI 数据中心中的具体实践路线。

行业主线：

  1. 范式转移：主张从传统的几何缩放转向时间缩放，将 $\tau$ 视为覆盖晶体管、电路、芯片、系统四层（跨越 12 个数量级）的统一优化目标。
  2. LogicFolding 技术：在移动端通过 3D 垂直堆叠有源层，在固定工艺节点下实现晶体管密度的阶跃式提升（如 Kirin 2026）及能效增强。
  3. AI 硬件 3D 化：针对 AI 芯片的“扇出困境”（计算能力 $N^2$ 增长与边缘带宽 $N$ 增长的矛盾），提出通过 3D Folding 将电源、内存和光 I/O 迁移至表面，实现硬件集成度的百倍增长。

关键变化与分歧：

  1. 摩尔定律失效：认为纯维度缩小的收益已平坦化，先进制程的设计预算与成本急剧上升，不再是唯一的竞争力来源。
  2. 逻辑与存储再融合：AI 时代正在逆转处理器与内存的解耦趋势，物理层面的紧密融合（如 HBM、3D 堆叠 SRAM）成为必然。
  3. 优化重心转移：竞争力将从单纯依赖光刻节点转向端到端的 $\tau$ 协同优化，包括封装、内存带宽和 Fabric 设计。

受益方向与风险：

  1. 受益方向：混合键合（Hybrid Bonding）、TSV 等先进封装技术；Hi-ONE 等近封装光 I/O；内存语义统一总线（Unified Bus）。
  2. 核心风险与挑战：缺乏 3D 原生的 EDA 工具链；晶圆间工艺偏差（Inter-wafer variation）；垂直互连带来的 RC 惩罚及巨大的散热/能耗压力。